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设计上的ESD
防静电科技网   2022-07-18 14:00:13 作者:SystemMaster 来源: 文字大小:[][][]
       这就完全靠设计者的功夫了,有些公司在设计规则就已经提供给客户solution了,客户只要照着画就行了,有些没有的则只能靠客户自己的designer了,很多设计规则都是写着这个只是guideline/reference,不是guarantee的。一般都是把Gate/Source/Bulk短接在一起,把Drain结在I/O端承受ESD的浪涌(surge)电压,NMOS称之为GGNMOS (Gate-Grounded NMOS),PMOS称之为GDPMOS (Gate-to-Drain PMOS)。

       以NMOS为例,原理都是Gate关闭状态,Source/Bulk的PN结本来是短接0偏的,当I/O端有大电压时,则Drain/Bulk PN结雪崩击穿,瞬间bulk有大电流与衬底电阻形成压差导致Bulk/Source的PN正偏,所以这个MOS的寄生横向NPN管进入放大区(发射结正偏,集电结反偏),所以呈现Snap-Back特性,起到保护作用。PMOS同理推导。

       这个原理看起来简单,但是设计的精髓(know-how)是什么?怎么触发BJT?怎么维持Snap-back?怎么撑到HBM>2KV or 4KV?

       如何触发?必须有足够大的衬底电流,所以后来发展到了现在普遍采用的多指交叉并联结构(multi-finger)。但是这种结构主要技术问题是基区宽度增加,放大系数减小,所以Snap-back不容易开启。而且随着finger数量增多,会导致每个finger之间的均匀开启变得很困难,这也是ESD设计的瓶颈所在。

       如果要改变这种问题,大概有两种做法(因为triger的是电压,改善电压要么是电阻要么是电流):1、利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的non-Silicide区域,使得漏极方块电阻增大,而使得ESD电流分布更均匀,从而提高泄放能力;2、增加一道P-ESD (Inner-Pickup imp,类似上面的接触孔P+ ESD imp),在N+Drain下面打一个P+,降低Drain的雪崩击穿电压,更早有比较多的雪崩击穿电流。



制程上的ESD ESD的危害

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